Синхронизация ЦАП, часть 2
 
Приведенный материал является дополнением к первой части статьи, посвященной вопросу тактирования ЦАП в выносном  блоке. Еще раз приведу блок-схему комплекта транспорт – ЦАП:

Ниже  будет представлена принципиальная схема ЦАП, соответствующая данной блок-схеме. Остановлюсь на выборе отдельных элементов блока ЦАП.
SPDIF Receiver
Выбор был остановлен на SC8412 ( http://www.crystal.com ).  Данная микросхема имеет режим SLAVE, при котором данные, выделенные из входного потока, записываются в буфер ( 2 отсчета по каждому каналу), а считывание происходит синхронно с сигналами SCK, FSYNC, работающими как входы и поступающими от отдельного генератора сеток. В случае если частоты дискретизации на входе (Rx) и выходе (SCK, FSYNC) не равны, происходит либо потеря, либо повторение отсчета, с соответствующей индикацией данной ошибки. В нашем случае, предполагается, что частоты равны вследствие использования единого тактового генератора.

Digital Filter
Может быть использован любой цифровой фильтр (ЦФ) передискретизации (8Х), с соответствующей коррекцией схемы. Мною предполагается использовать фильтр PMD-100 (HDCD) фирмы Pacific Microsonics. http://www.hdcd.com Данный фильтр многими оценивается как один из самых лучших для формата CD, и, кроме того, обладает широким набором дополнительных функций, правда, доступных только через программное управление (регулировка громкости,  семь уровней псевдошума (dither), режимы 2Х, 4Х).

Re-Clocking Triggers
Данный элемент необходим для “перепривязки” (пересинхронизации) данных, поступающих с ЦФ на ЦАП. Анализ документации на все ЦФ (SM5842, SM5843, PMD-100…) показывает, что время задержки выходных данных относительно системной тактовой частоты (MCLK=256*Fs) имеет разброс 15…50\60 нс, что в максимуме больше половины периода тактовой частоты (Ts=~88ns для MCLK= 44100 * 256). Такой громадный разброс наводит на мысль о том, что, несмотря на заверения разработчиков ЦФ, данный модуль является потенциальным источником джиттера. Для устранения возможных флуктуаций и используется триггеры “перепривязки”.
В результате данные, поступившие с ЦФ и перепривязанные на отдельных триггерах (т.е. данные на входе ЦАП), будут иметь флуктуации фронтов определяемые флуктуациями тактового генератора (3..10 пс в самом лучшем случае) и непосредственно триггера (1..2 пс для серии HCT). Никакие временные флуктуации цифровых данных обусловленные транспортом, линией передачи (SPDIF интерфейс), приемником и ЦФ не будут иметь значения вследствие данного варианта синхронизации.

Все было бы хорошо, если бы не вставал вопрос о пересинхронизации пачки тактовых импульсов (BCKO). При таком разбросе в задержке ЦФ единственный способ сделать это, это сформировать строб, охватывающий биты данных, и сложить его с тактовой сеткой на элементе “И”, получив обновленную пачку импульсов. Один из вариантов предложен на сайте http://members.brabant.chello.nl/~m.heijligers/DAChtml/dactop.htm
Предложенное мной схемное решение хотя и более громоздкое, но, на мой взгляд, более корректное. Как можно видеть, сигнал на входе U209:B устанавливается в 1 положительным фронтом сигнала BCKO, а сбрасывается в 0 – положительным фронтом сигнала MCLK. Задержка между этими фронтами – 15…38 нс (для PMD-100).
Честно говоря, можно было бы ограничиться пересинхронизацией только сигналов WCKO и DG, которые и определяют момент смены отсчета на выходе многобитовых ЦАП (WCKO для PCM63/1702, DG для D20400). Но, на мой взгляд, в аудио технике лучше не экономить. Кроме того, всегда лучше работать с сигналами, имеющими минимальные временные флуктуации.
Ниже приведены временные диаграммы схемы пересинхронизации.
Сигналы WCKO, BCKO, DATA – сигналы, поступающие с ЦФ.
Сигнал BCK_EN – строб, накрывающий биты данных, в дальнейшем складывается с SYS_CLK (сигналом, инверсным по отношению к MCLK и опережающим его на 5…7 нс) для получения пачки тактовых импульсов.
Сигнал BCKO показан для случая минимальной задержки (15нс, верхний рисунок) и максимальной задержки (50нс для PMD-100, нижний рисунок) относительно MCLK. Данные – все единицы. Нетрудно видеть, что все сигналы, поступающие с ЦФ, задерживаются на полтора периода системной частоты (MCLK) и освобождаются от всех временных флуктуаций.

DAC
Данная схема ориентирована на использование многобитовых ЦАП. Как альтернатива Ultra Analog D20400 могут быть использованы PCM63P-K, PCM1702P (http://www.burr-brown.com) и тп. Схема пост фильтрации и выходного буфера в данном случае не рассматривается, и может быть выбрана в зависимости от предпочтений и возможностей конкретного разработчика. В конце документа приведен список ссылок на сайты, где можно ознакомится с различными схемными решениями аналоговой части.

Clock Generator
На приведенной схеме показан простейший тактовый генератор на цифровом элементе исключительно в качестве примера. Рекомендуется использовать либо покупной тактовый генератор с малым уровнем джиттера (http://www.lcaudio.com/, http://www.mfelectronics.com/slj_fixtri.htm , и тп), либо разработать малошумящий генератор на прецизионном кварцевом резонаторе (к примеру, http://www.wenzel.com/pdffiles/xtalosc.pdf). В любом случае, необходимо уделять особое внимание схеме питания генератора, его топологии и линии доставки тактового сигнала  от генератора до ЦАП. Возможно, разумным будет использование отдельного трансформатора не отключаемого от сети. Наличие малошумящего линейного стабилизатора напряжения обязательно.

VCO
Данный блок предназначен для формирования синхросигнала частотой 384*Fs (16934400 Гц) в случае, если проигрыватель (транспорт) имеет такую тактовую частоту (Denon DCD-725/1015, Kenwood DP7060/7090, Marantz CD 63 SE, Teac VRDS-10 и другие). В противном случае, схему с ФАП и делители на два и три можно будет удалить, подав сигнал MCLK непосредственно на выходной резонансный усилитель\буфер и пересчитав значение емкости С307 в сторону увеличения.

Power Supply
На приведенной схеме источник питания не показан. Рекомендуется раздельное питание цифровой и аналоговой частей схемы вплоть до трансформаторов. Особое внимание необходимо уделить питанию аналоговой части. Примеры можно посмотреть в ссылках, но в любом случае, применение высококачественных (и, к сожалению, дорогих) конденсаторов необходимо. Black Gate, Elna, Nichicon, Wima – первые претенденты на использование. Среди первых трех выбор – дело вкуса.
Все напряжения питания, за исключением +VA2, -VA2, равны +5В. Желательно использовать отдельные стабилизаторы на каждую группу питания (+VA1, +VD1…+VD6). Как наиболее простое решение – LM317. Но для питания схемы пересинхронизации и цифрового питания ЦАП (U201…U210), я бы применил высококачественные малошумящие стабилизаторы напряжения (MIC5205, TL431, ADP3303 и тп).

Master Clock Receiver/Clock Generator
Схема приемника синхросигнала приведена в первой части статьи. В качестве компаратора можно попробовать использовать инвертор (из того же корпуса, что и для генератора), охватив его обратной связью по постоянному току.

Замечания по принципиальной схеме
Еще раз обращаю внимание, что на приведенной схеме отсутствуют элементы питания отдельных устройств, а так же вся  аналоговая часть. Здесь хочу привести лишь отдельные рекомендации при разработке конструкции. Каждый вывод питания цифровых МС должен быть зашунтирован керамическим конденсатором 0,01…0,1 мкФ. Желательно использовать бескорпусные конденсаторы (в крайнем случае, максимально укоротить выводы), а так же танталовые SMD конденсаторы. Крайне желательно наличие хорошего (сплошного) слоя земли, охватывающей всю цифровую часть. Возможно, потребуется введение резисторов (50…200 Ом) последовательно в каждую цепь входных сигналов ЦАП (BCK_O, WCK_O, DATA_L/R, DG_O), если будет наблюдаться дребезг на фронтах.
Для того, что бы данный ЦАП мог работать с источником, необорудованным приемником синхросигнала (т.е. как обычный выносной ЦАП), необходимо подменить сигнал SYS_CLK сигналом MCKR (с выхода CS8412), отключив DAC Master Clock Generator. Это можно осуществить введением механического или электронного переключателя.

Заключение
Основная идея данной схемы состоит не в том, как будет работать связка CS8412 – PMD-100 – PCM63PK(D20400, PCM1702) c указанными элементами и топологией, это и так работает (и примеров тому много), а в том, что бы показать схемную реализацию возможности избавиться от влияния всех частей на пути прохождения цифровых сигналов от транспортного механизма до ЦАП. Уверен, что данный подход позволит исключить один из основных факторов деградации звука при цифро-аналоговом преобразовании. Я имею в виду Jitter.

Список материалов по конструированию ЦАП
http://www.phyast.pitt.edu/~charng/schematic.html
http://www.diyaudio.de/index.html
http://members.brabant.chello.nl/~m.heijligers/DAChtml/dactop.htm
http://www.geocities.com/ResearchTriangle/8231/cdplayer/index.html
http://galstar.com/~ntracy/ACG/Xdac/ADreply/harley1.htm
http://www.jitter.de/english/engc_navfr.html
http://www.sound.au.com/misclink.htm
http://www.megabaud.fi/~jtolonen/projects/jt-dac_no.3/jt-dac_no.3.html
http://www.clarkson.edu/~stokessd/dac.html
http://www.zeuslab.newmail.ru/
http://users.cybercity.dk/~ida2439/athome/builddac.htm
http://www.tnt-audio.com/clinica/tweaks.html
http://www.npcproducts.com/
http://www.wima.com/
http://www.analog.com/
http://www.crystal.com/
http://www.digido.com/

Смирнов Сергей, Май 2001.

Взято тут http://sergeysvs.narod.ru/projects/Clocking/clocking2.html